Manuale della metodologia di verifica per SystemVerilog

Il "Manuale di Metodologia di Verifica per SystemVerilog" è un libro di riferimento completo che affronta le sfide della verifica funzionale nello sviluppo di dispositivi complessi System-on-Chip (SoC). Oggi, in un'epoca in cui il divario tra le capacità di design e la sicurezza della verifica è sempre più ampio, questo libro offre una soluzione. Presenta SystemVerilog come un linguaggio unificato, rilevante sia per gli ingegneri di design che per quelli di verifica. Attraverso l'integrazione di costrutti di design RTL, assertions e una varietà di costrutti di verifica, SystemVerilog consente una piattaforma consolidata per la verifica. Il libro si basa su pratiche di verifica consolidate di ARM, Synopsys e dei loro clienti, fungendo da guida per i team SoC per creare un ambiente di verifica riutilizzabile che sfrutti al meglio le tecniche di Design-for-Verification. È uno strumento indispensabile per chiunque operi nello sviluppo di SoC e desideri implementare una metodologia di verifica efficace.