SystemVerilog for Verification

Basato sul successo della seconda edizione, questa edizione ampliata di SystemVerilog for Verification: A Guide to Learning the Testbench Language insegna tutte le funzionalità di verifica del linguaggio SystemVerilog, fornendo centinaia di esempi per spiegare chiaramente i concetti e le basi fondamentali. Contiene materiali sia per l'ingegnere di verifica a tempo pieno che per lo studente che apprende questa preziosa abilità. Nella terza edizione, gli autori Chris Spear e Greg Tumbush iniziano con come verificare un design e poi utilizzano quel contesto per dimostrare le funzionalità del linguaggio, inclusi i vantaggi e gli svantaggi di diversi stili, consentendo ai lettori di scegliere tra le alternative. Questo libro di testo contiene esercizi alla fine di ogni capitolo progettati per migliorare la comprensione del materiale da parte degli studenti. Altre caratteristiche di questa revisione includono nuove sezioni su variabili statiche, specificatori di stampa e DP.