SystemVerilog for Verification

Il libro "SystemVerilog for Verification: A Guide to Learning the Testbench Language Features" offre un'introduzione completa alle caratteristiche di verifica del linguaggio SystemVerilog. La terza edizione, scritta da Chris Spear e Greg Tumbush, si basa sul successo della seconda edizione e trasmette ai verificatori a tempo pieno e agli studenti i concetti e le tecniche fondamentali. Con centinaia di esempi, le diverse caratteristiche del linguaggio vengono spiegate in modo chiaro. Gli autori iniziano con la verifica di un design e utilizzano questo contesto per dimostrare i pro e i contro di diversi stili. Il libro include anche esercizi alla fine di ogni capitolo, che approfondiscono la comprensione degli studenti. I nuovi contenuti comprendono sezioni su variabili statiche, specificatori di stampa e DPI secondo lo standard linguistico IEEE del 2009, oltre a descrizioni delle funzioni UVM come fabbriche e database di configurazione. Gli esempi di codice ampliati e le spiegazioni sono stati testati sui principali simulatori SystemVerilog.