Design of High-Performance CMOS Voltage-Controlled Oscillators

La progettazione di oscillatori controllati in tensione CMOS ad alte prestazioni presenta un framework di modellazione del rumore di fase per gli oscillatori ad anello CMOS. L'analisi considera sia il funzionamento lineare che non lineare. Indica che è necessario raggiungere un rapido switching rail-to-rail per minimizzare il rumore di fase. Inoltre, nel design convenzionale, il rumore di flicker nel circuito di polarizzazione può potenzialmente dominare il rumore di fase a basse frequenze di offset. Pertanto, per i PLL a banda stretta, la conversione del rumore per i circuiti di polarizzazione dovrebbe essere minimizzata. Definiamo il fattore Q efficace (Qeff) per gli oscillatori ad anello e prevediamo il suo aumento per i processi CMOS con dimensioni delle caratteristiche più piccole. La nostra analisi del rumore di fase è convalidata tramite risultati di simulazione e misurazione. Il rumore di commutazione digitale accoppiato attraverso l'alimentazione e il substrato è solitamente la fonte dominante di jitter dell'orologio, rendendo necessarie migliorie nel rumore di alimentazione e substrato.