Verification Methodology Manual for SystemVerilog

Das "Verification Methodology Manual for SystemVerilog" ist ein umfassendes Fachbuch, das sich mit den Herausforderungen der funktionalen Verifikation in der Entwicklung komplexer System-on-Chip (SoC) Geräte auseinandersetzt. In der heutigen Zeit, in der die Kluft zwischen Designfähigkeiten und Verifikationssicherheit immer grösser wird, bietet dieses Buch eine Lösung. Es stellt SystemVerilog als eine einheitliche Sprache vor, die sowohl für Design- als auch für Verifikationsingenieure von Bedeutung ist. Durch die Integration von RTL-Designkonstrukten, Assertions und einer Vielzahl von Verifikationskonstrukten ermöglicht SystemVerilog eine konsolidierte Plattform für die Verifikation. Das Buch basiert auf bewährten Verifikationspraktiken von ARM, Synopsys und deren Kunden und dient als Leitfaden für SoC-Teams, um eine wiederverwendbare Verifikationsumgebung zu schaffen. Es ist ein unverzichtbares Werkzeug für alle, die in der SoC-Entwicklung tätig sind und die Vorteile einer einheitlichen Verifikationsmethodik nutzen möchten.