Test Vector Reordering Method for Low Power Testing

Le livre "Test Vector Reordering Method for Low Power Testing" propose une étude approfondie des algorithmes de réorganisation des vecteurs de test afin de minimiser la consommation d'énergie pendant la phase de test des circuits VLSI. Dans les pratiques de conception et de test actuelles, la réduction de la consommation d'énergie pendant les tests est cruciale, car les vecteurs de test générés par les générateurs de motifs de test automatiques sont statistiquement indépendants, ce qui entraîne une augmentation de la consommation d'énergie. Le livre décrit le développement d'un algorithme de réorganisation basé sur la théorie des graphes et des concepts heuristiques pour trouver des solutions sous-optimales. Cinq métriques fonctionnelles sont prises en compte pour réorganiser efficacement les vecteurs de test. De plus, une méthode de remplacement des états "Don't Care" est présentée pour réduire davantage les transitions dans l'ensemble de tests. L'implémentation et la simulation de ces méthodes sur des circuits de référence ISCAS85 montrent des améliorations significatives en termes de transitions et de consommation d'énergie moyenne.