Verification Methodology Manual for SystemVerilog

Le "Manuel de Méthodologie de Vérification pour SystemVerilog" est un ouvrage complet qui aborde les défis de la vérification fonctionnelle dans le développement de dispositifs complexes System-on-Chip (SoC). À une époque où l'écart entre les capacités de conception et la sécurité de vérification ne cesse de se creuser, ce livre propose une solution. Il présente SystemVerilog comme un langage unifié, pertinent tant pour les ingénieurs en conception que pour ceux en vérification. Grâce à l'intégration de constructions de conception RTL, d'assertions et d'une variété de constructions de vérification, SystemVerilog permet une plateforme consolidée pour la vérification. Le livre s'appuie sur des pratiques de vérification éprouvées d'ARM, Synopsys et de leurs clients, et sert de guide aux équipes SoC pour créer un environnement de vérification réutilisable. C'est un outil indispensable pour tous ceux qui travaillent dans le développement de SoC et souhaitent tirer parti des avantages d'une méthodologie de vérification unifiée.