SystemVerilog for Verification

Le livre spécialisé "SystemVerilog for Verification: A Guide to Learning the Testbench Language Features" offre une introduction complète aux caractéristiques de vérification du langage SystemVerilog. La troisième édition, écrite par Chris Spear et Greg Tumbush, s'appuie sur le succès de la deuxième édition et enseigne aux ingénieurs de vérification à temps plein ainsi qu'aux étudiants les concepts et techniques fondamentaux. Avec des centaines d'exemples, les différentes caractéristiques du langage sont expliquées de manière claire. Les auteurs commencent par la vérification d'un design et utilisent ce contexte pour démontrer les avantages et les inconvénients de différents styles. Le livre comprend également des exercices à la fin de chaque chapitre pour approfondir la compréhension des apprenants. Parmi les nouveaux contenus, on trouve des sections sur les variables statiques, les spécificateurs d'impression et le DPI conformément à la norme linguistique IEEE de 2009, ainsi que des descriptions des fonctions UVM telles que les usines et les bases de données de configuration. Les exemples de code étendus et les explications ont été testés sur les simulateurs SystemVerilog courants.