Design of High-Performance CMOS Voltage-Controlled Oscillators

La conception d'oscillateurs contrôlés en tension CMOS à haute performance présente un cadre de modélisation du bruit de phase pour les oscillateurs en anneau CMOS. L'analyse prend en compte à la fois le fonctionnement linéaire et non linéaire. Elle indique qu'un commutateur rapide rail-à-rail doit être réalisé pour minimiser le bruit de phase. De plus, dans la conception conventionnelle, le bruit de scintillement dans le circuit de polarisation peut potentiellement dominer le bruit de phase à de faibles fréquences de décalage. Par conséquent, pour les PLL à bande passante étroite, la conversion du bruit pour les circuits de polarisation doit être minimisée. Nous définissons le facteur Q effectif (Qeff) pour les oscillateurs en anneau et prédisons son augmentation pour les procédés CMOS avec des tailles de caractéristiques plus petites. Notre analyse du bruit de phase est validée par des résultats de simulation et de mesure. Le bruit de commutation numérique couplé par l'alimentation et le substrat est généralement la source dominante de jitter d'horloge, nécessitant des améliorations du bruit d'alimentation et de substrat.