Test Vector Reordering Method for Low Power Testing

Das Buch "Test Vector Reordering Method for Low Power Testing" bietet eine umfassende Untersuchung von Algorithmen zur Neuanordnung von Testvektoren, um die Leistungsaufnahme während der Testphase von VLSI-Schaltungen zu minimieren. In der heutigen Design- und Testpraxis ist die Reduzierung der Leistungsaufnahme während des Testens von entscheidender Bedeutung, da die von automatischen Testmuster-Generatoren erzeugten Testvektoren statistisch unabhängig sind und somit zu einer erhöhten Leistungsaufnahme führen. Das Buch beschreibt die Entwicklung eines Neuanordnungsalgorithmus, der auf Graphentheorie und heuristischen Konzepten basiert, um suboptimale Lösungen zu finden. Es werden fünf funktionale Metriken berücksichtigt, um die Testvektoren effektiv neu anzuordnen. Darüber hinaus wird eine Methode zur Ersetzung von "Don't Care"-Zuständen vorgestellt, um die Übergänge im Testset weiter zu reduzieren. Die Implementierung und Simulation dieser Methoden an ISCAS85-Benchmark-Schaltungen zeigt signifikante Verbesserungen in Bezug auf Übergänge und durchschnittliche Leistungsaufnahme.