SystemVerilog for Verification

Basierend auf der äusserst erfolgreichen zweiten Auflage lehrt diese erweiterte Ausgabe von SystemVerilog for Verification: A Guide to Learning the Testbench Language alle Verifizierungsfunktionen der SystemVerilog-Sprache und bietet Hunderte von Beispielen, um die Konzepte und grundlegenden Grundlagen klar zu erklären. Sie enthält Materialien sowohl für den Vollzeit-Verifizierungsingenieur als auch für den Studenten, der diese wertvolle Fähigkeit erlernt. In der dritten Auflage beginnen die Autoren Chris Spear und Greg Tumbush damit, wie man ein Design verifiziert, und nutzen diesen Kontext, um die Sprachmerkmale zu demonstrieren, einschliesslich der Vor- und Nachteile verschiedener Stile, sodass die Leser zwischen Alternativen wählen können. Dieses Lehrbuch enthält Übungen am Ende jedes Kapitels, die darauf ausgelegt sind, das Verständnis der Studenten für das Material zu vertiefen. Weitere Merkmale dieser Überarbeitung sind neue Abschnitte über statische Variablen, Druckspezifizierer und DP.