SystemVerilog for Verification

Das Fachbuch "SystemVerilog for Verification: A Guide to Learning the Testbench Language Features" bietet eine umfassende Einführung in die Verifikationsmerkmale der SystemVerilog-Sprache. Die dritte Auflage, verfasst von Chris Spear und Greg Tumbush, baut auf der erfolgreichen zweiten Auflage auf und vermittelt sowohl Vollzeit-Verifikationsingenieuren als auch Studierenden die grundlegenden Konzepte und Techniken. Mit hunderten von Beispielen werden die verschiedenen Sprachmerkmale anschaulich erklärt. Die Autoren beginnen mit der Verifikation eines Designs und nutzen diesen Kontext, um die Vor- und Nachteile unterschiedlicher Stile zu demonstrieren. Das Buch enthält zudem Übungen am Ende jedes Kapitels, die das Verständnis der Lernenden vertiefen. Zu den neuen Inhalten gehören Abschnitte über statische Variablen, Druckspezifizierer und DPI gemäss dem IEEE-Sprachstandard von 2009 sowie Beschreibungen von UVM-Funktionen wie Fabriken und Konfigurationsdatenbanken. Die erweiterten Codebeispiele und Erklärungen sind auf den gängigen SystemVerilog-Simulatoren getestet.