Formal Verification

Formale Verifikation: Ein unverzichtbares Werkzeug für modernes VLSI-Design bietet praktische Ansätze für Design und Validierung sowie praxisnahe Ratschläge, um Ingenieuren zu helfen, diese Techniken in ihre Arbeit zu integrieren. Die formale Verifikation (FV) ermöglicht es einem Designer, die Qualität oder andere Aspekte eines Register-Transfer-Levels (RTL) Designs direkt zu analysieren und mathematisch zu erkunden, ohne Simulationen verwenden zu müssen. Dies kann die Zeit, die für die Validierung von Designs aufgewendet wird, reduzieren und schneller zu einem endgültigen Design für die Fertigung führen. Aufbauend auf einem grundlegenden Wissen über SystemVerilog entschlüsselt dieses Buch die FV und präsentiert die praktischen Anwendungen, die sie in die gängigen Design- und Validierungsprozesse bei Intel und anderen Unternehmen bringen. Nach dem Lesen dieses Buches werden die Leser in der Lage sein, FV in ihrer Organisation einzuführen und FV-Techniken effektiv einzusetzen, um die Produktivität von Design und Validierung zu steigern.